Aldec Active-HDL v12.0.118.7745破解版

Active-HDL 12是为VHDL、Verilog/SystemVerilog、EDIF和SystemC设计开发而设计的集成环境。它由多个设计输入工具、HDL/SystemC编译器、单一仿真内核、多个标准和高级调试工具、图形和文本仿真输出查看器、许多辅助工具组成，这些工具旨在方便地管理设计、资源文件和库以及内置接口，允许在本地或远程计算机上运行仿真、合成或实现，控制源文件的修订，或与提供仿真模型的第三方工具进行通信。此外，这款软件还提供了一套强大的向导，方便创建新的工作空间、设计或设计资源，包括VHDL、Verilog、SystemC源文件、块图或状态图、测试平台等。从图形用户界面执行的大多数操作也可以通过该软件宏语言的命令来调用。通过编写自己的宏，您可以显著提高测试和自动化设计处理。该软件还提供了Perl和Tcl/Tk的脚本引擎。通过创建用户定义的脚本，您可以通过添加额外的窗口、扩展宏语言以及提供外部工具和软件产品的接口来增强Active-HDL设计环境。这款软件套件还包括VSimSA，这是一个独立的VHDL/Verilog/SystemVerilog/EDIF/SystemC仿真环境，设计用于批量处理。在功能上，VSimSA完全独立于该软件。VSimSA与该软件的不同之处在于没有图形用户界面（GUI）。VSimSA命令和程序完全由命令行发出和控制，这在自动化设计测试中特别有用。该软件提供了许多新的特性和增强功能，简化了基于团队的设计，提高了设计生产率，提高了VHDL、Verilog、SystemC、SystemVerilog和EDIF项目的行为、RTL和时序仿真的速度。该软件提供了一个独立于FPGA厂商的版本，支持所有领先的C/HDL合成和实现工具，这些工具可以直接从Active-HDL环境中启动。安装程序会自动安装所有的系统库，并允许选择目标FPGA技术和运行HDL仿真所需的厂商特定库。

activehdl破解方法

1、从本站下载数据包后将其解压，然后运行安装程序“Active-HDL_12.0.118.7745_x64_main_setup.exe”。

2、选择“i accept the terms”然后点击next。

3、随意输入公司名称然后点击next。

4、设置安装路径然后点击next。

5、选择需要安装的组件然后点击next。

6、软件正在安装，请耐心等待。

7、安装完成后将crack下的rmcl.dll破解补丁复制到安装目录下的bin文件夹中覆盖原文件即可。

8、以记事本的方式打开license.lic，并使用您的MAC或以太网地址将hostid="FFFFFFFF"中的FFFFFFFF替换掉，使用编辑-替换，将所有的FFFFFFFF都替换掉，MAC或以太网地址不要带“-”，完成后保存（mac地址查询，使用win+r,输入cmd，然后在命令提示符窗口中输入ipconfig /all，点击回车即可）。

9、将修改后的License复制到安装目录中，例如默认C:\Aldec\Active-HDL 12 64-bit\Dat\license.lic。

10、创建系统环境变量
变量名：ALDEC_LICENSE_FILE
变量值：license.lic路径，例如默认C:\Aldec\Active-HDL-12-x64\Dat\license.lic

软件功能

1、项目管理
统一的基于团队的设计管理可保持本地或远程团队之间的一致性
可配置的FPGA/EDA Flow Manager与200多家供应商工具接口，使团队可以在整个FPGA开发过程中保持在一个平台上
2、图形/文字设计输入
通过使用文本，原理图和状态机快速部署设计
使用更安全，更可靠的互操作加密标准来分发或交付IP
3、仿真与调试
强大的通用内核混合语言模拟器，支持VHDL，Verilog，SystemVerilog和SystemC
使用图形交互调试和代码质量工具确保代码质量和可靠性
使用代码覆盖率分析工具执行指标驱动的验证，以识别设计中未执行的部分
使用ABV-基于断言的验证（SVA，PSL，OVA）提高验证质量并发现更多错误
能够模拟高级验证结构，例如SV功能覆盖率，约束随机化和UVM
使用MATLAB®/Simulink®接口连接HDL仿真与DSP模块的高级数学建模环境之间的差距
4、文档HTML/PDF
抽象设计智能，并使用HDL到原理图转换器以易于理解的图形形式表示它们
通过自动生成HTML和PDF设计文档快速共享设计

软件特色

1、设计输入和文档
DM Designer版PE EE
HDL，文本，框图和状态机编辑器
带有模板和自动完成的语言助手
宏，Tcl / Tk，Perl脚本支持
鼠标笔触
Code2Graphics™转换器
旧版原理图设计导入和符号导入/导出
导出为PDF / HTML /位图图形
2、项目管理
适用于所有FPGA供应商的设计流程管理器
版本控制界面
基于团队的设计管理
PCB接口
3、代码生成工具
IP核心组件生成器
从波形生成测试平台
从状态图生成测试平台
4、支持标准
VHDL IEEE 1076（1993、2002、2008和2018）
Verilog®HDL IEEE 1364（1995、2001和2005）
SystemVerilog IEEE 1800™-2012（设计）
EDIF 2 0 0
SystemC™2.3.1 IEEE 1666™/ TLM 2.0
SystemVerilog IEEE 1800™-2012（验证）
5、模拟/验证
仿真性能
（比FPGA供应商提供的模拟器快2倍的基准速度）
基准线
单一或混合语言设计支持仅混合仅混合
仿真模型保护/库加密
VHDL / Verilog IEEE兼容加密
增值转储（VCD和扩展VCD）支持
Verilog编程语言接口（PLI / VPI）
VHDL编程语言接口（VHPI）
批处理模式仿真/回归（VSimSA）
预编译的FPGA供应商库
Xilinx SecureIP支持
英特尔®中性库
Microsemi®语言中性库
探查器（性能指标）
SFM（服务器场管理器）
64位模拟
6、HDL调试和分析
交互式代码执行跟踪
高级断点管理
内存查看器
波形查看器
波形刺激器
波形比较和编辑
仿真后调试
C ++调试器
信号代理（仅限VHDL和混合信号）
X-Trace
高级数据流
与Riviera-PRO和ALINT-PRO选件集成
断言调试
7、断言和覆盖率工具
代码，语句，分支，表达式，条件，路径，切换范围和功能范围
PSL IEEE 1850，SystemVerilog IEEE 1800™，OpenVera断言
8、设计规则检查
带有Aldec基本规则库的ALINT™-PRO
DO-254 VHDL或Verilog规则库
STARC®VHDL或Verilog规则库
RMM Verilog和VHDL规则库
9、协同仿真
Simulink®协同仿真
MATLAB®协同仿真
10、支持平台
Windows®10 32/64位，Windows Server 2012、2016、2019 32/64位